 Signal Integrity for High-Speed Memory and Processor I/O |
|
班级规模及环境 |
|
为了保证培训效果，增加互动环节，我们坚持小班授课，每期报名人数限3到5人，多余人员安排到下一期进行。 |
|
上课时间和地点 |
上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】：北京中山学院/福鑫大楼 【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路） 【成都分部】：领馆区1号（中和大道） 【沈阳分部】：沈阳理工大学/六宅臻品 【郑州分部】：郑州大学/锦华大厦 【石家庄分部】：河北科技大学/瑞景大厦
最近开课时间(周末班/连续班/晚班）：Signal Integrity for High-Speed Memory and Processor I/O：2015年6月8日 |
|
学时 |
◆课时： 共5天,30学时
◆外地学员：代理安排食宿（需提前预定）
☆注重质量
☆边讲边练
☆合格学员免费推荐工作
☆合格学员免费颁发相关工程师等资格证书，提升您的职业资质
专注高端培训15年，曙海提供的证书得到本行业的广泛认可，学员的能力
得到大家的认同，受到用人单位的广泛赞誉。
★实验设备请点击这儿查看★ |
|
最新优惠 |
|
◆团体报名优惠措施：两人95折优惠，三人或三人以上9折优惠 。注意：在读学生凭学生证，即使一个人也优惠500元。 |
|
质量保障 |
|
1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
2、培训结束后,培训老师留给学员手机和Email,免费提供半年的技术支持，充分保证培训后出效果；
3、培训合格学员可享受免费推荐就业机会。 ☆合格学员免费颁发相关工程师等资格证书，提升您的职业资质。专注高端培训13年，曙海提供的证书得到本行业的广泛认可，学员的能力得到大家的认同，受到用人单位的广泛赞誉。 |
Signal Integrity for High-Speed Memory and Processor I/O
|
 课程介绍 |
了解信号完整性技术以及如何应用于 Xilinx FPGA 和半导体存储器间的高速接口。本课程将讲述高速总线和时钟设计，包括传输线终端、负载及抖动。您将采用CAD 工具包实现IBIS 模型仿真。本课程还包括管理PCB 和片上终端相关内容。 |
| 必备条件 |
?? 最好具有 Xilinx FPGA 设计经验(或学过 FPGA 设计原理课程) |
| 课程概要 |
?? 信号完整性问题的领域界定
?? IBIS 模型
?? 使用合适的传输线终端
?? 了解负载对信号传播的影响
?? 减小抖动的影响
?? 管理存储器高速数据总线
?? 了解选择 PCB 封装效应
?? 片上终端和分立终端的区别 |
| 实验介绍 |
Mentor 实验
实验1． 选择合适的Mentor 仿真器
实验2． 信号完整性动手实验，观察反射和传播效应
实验3． 使用IBIS 仿真器，研究基本的传输线效应
实验4． 使用存储的仿真信息进行功率计算并进行附加的时钟仿真
实验5． 观察传输线的耦合效应
实验6． 演示如何使用EBD 模型处理SDRAM 模块
Cadence 实验
实验1． 选择合适的Cadence 仿真器
实验2． 分析一个简单的时钟网络
实验3． 多点时钟网络引起的信号完整性效应
实验4． 交调分析
实验5． 地址和数据分析 |
|
